芯片里面有几千万的晶体管是怎么实现的？

关键点不是操作的步骤,而是怎么弄的那么小,毕竟，按照普通人的理解,细都头发丝就很难准确操作了,希望各位大神解释下怎么刻那么细的?

热心的小回应 · 2021-1-2 13:14:09

额 .. 既然被邀请了我就说一下吧: (话说为啥破布大神不在了...)

那个… 有不少示意图，流量党酌情进

感谢各位的指正！

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要想造个芯片, 首先, 你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)

(此处担心有版权问题… 毕竟我也是拿别人钱干活的苦逼phd… 就不放全电路图了… 大家看看就好，望理解！）

再放大...

cool! 我们终于看到一个门电路啦! 这是一个NAND Gate(与非门), 大概是这样:

A, B 是输入, Y是输出.
其中蓝色的是金属1层, 绿色是金属2层, 紫色是金属3层, 粉色是金属4层...
那晶体管(更正, 题主的"晶体管" 自199X年以后已经主要是 MOSFET, 即场效应管了 ) 呢?
仔细看图, 看到里面那些白色的点吗? 那是衬底, 还有一些绿色的边框? 那些是Active Layer (也即掺杂层.)

-------------------------分割线, 此线以下可随意转载, 以上不行---------------------------------
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然后Foundry是怎么做的呢? 大体上分为以下几步:

首先搞到一块圆圆的硅晶圆, (就是一大块晶体硅, 打磨的很光滑, 一般是圆的)

此处重新排版, 图片按照生产步骤排列. 但是步骤总结单独写出.

1. 湿洗 (用各种试剂保持硅晶圆表面没有杂质)

2. 光刻 (用紫外线透过蒙版照射硅晶圆, 被照到的地方就会容易被洗掉, 没被照到的地方就保持原样. 于是就可以在硅晶圆上面刻出想要的图案. 注意, 此时还没有加入杂质, 依然是一个硅晶圆. )

3. 离子注入 (在硅晶圆不同的位置加入不同的杂质, 不同杂质根据浓度/位置的不同就组成了场效应管.)

4.1干蚀刻 (之前用光刻出来的形状有许多其实不是我们需要的,而是为了离子注入而蚀刻的. 现在就要用等离子体把他们洗掉, 或者是一些第一步光刻先不需要刻出来的结构, 这一步进行蚀刻).

4.2湿蚀刻 (进一步洗掉, 但是用的是试剂, 所以叫湿蚀刻).

--- 以上步骤完成后, 场效应管就已经被做出来啦~ 但是以上步骤一般都不止做一次, 很可能需要反反复复的做, 以达到要求. ---

5 等离子冲洗 (用较弱的等离子束轰击整个芯片)

6 热处理, 其中又分为:

6.1 快速热退火 (就是瞬间把整个片子通过大功率灯啥的照到1200摄氏度以上, 然后慢慢地冷却下来, 为了使得注入的离子能更好的被启动以及热氧化)
6.2 退火
6.3 热氧化 (制造出二氧化硅, 也即场效应管的栅极(gate) )

7 化学气相淀积(CVD), 进一步精细处理表面的各种物质

8 物理气相淀积 (PVD), 类似, 而且可以给敏感部件加coating

9 分子束外延 (MBE) 如果需要长单晶的话就需要这个..

10 电镀处理

11 化学/机械表面处理

然后芯片就差不多了, 接下来还要:
12 晶圆测试
13 晶圆打磨

就可以出厂封装了.

我们来一步步看:

1上面是氧化层, 下面是衬底(硅) -- 湿洗

2 一般来说, 先对整个衬底注入少量(10^10 ~ 10^13 / cm^3) 的P型物质(最外层少一个电子), 作为衬底 -- 离子注入

3先加入Photo-resist, 保护住不想被蚀刻的地方 -- 光刻

4.上掩膜! (就是那个标注Cr的地方. 中间空的表示没有遮盖, 黑的表示遮住了.) -- 光刻

5 紫外线照上去... 下面被照得那一块就被反应了 -- 光刻

6.撤去掩膜. -- 光刻

7 把暴露出来的氧化层洗掉, 露出硅层(就可以注入离子了) -- 光刻

8 把保护层撤去. 这样就得到了一个准备注入的硅片. 这一步会反复在硅片上进行(几十次甚至上百次). -- 光刻

9 然后光刻完毕后, 往里面狠狠地插入一块少量(10^14 ~ 10^16 /cm^3) 注入的N型物质
就做成了一个N-well (N-井) -- 离子注入

10 用干蚀刻把需要P-well的地方也蚀刻出来. 也可以再次使用光刻刻出来. -- 干蚀刻

11 上图将P-型半导体上部再次氧化出一层薄薄的二氧化硅. -- 热处理

12 用分子束外延处理长出的一层多晶硅，该层可导电 -- 分子束外延

13 进一步的蚀刻, 做出精细的结构. (在退火以及部分CVD) -- 重复3-8光刻 + 湿蚀刻

14 再次狠狠地插入大量(10^18 ~ 10^20 / cm^3) 注入的P/N型物质, 此时注意MOSFET已经基本成型. -- 离子注入

15 用气相积淀形成的氮化物层 -- 化学气相积淀

16 将氮化物蚀刻出沟道 -- 光刻 + 湿蚀刻

17 物理气相积淀长出金属层 -- 物理气相积淀

18 将多余金属层蚀刻. 光刻 + 湿蚀刻

重复 17-18 长出每个金属层

哦对了... 最开始那个芯片, 大小大约是1.5mm x 0.8mm

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啊~~ 找到一本关于光刻的书, 更新一下, 之前的回答有谬误.. 见谅见谅! :
书名:　> By BOSE

细说一下光刻. 题主问了: 小于头发丝直径的操作会很困难, 所以光刻(比如说100nm)是怎么做的呢?

比如说我们要做一个100nm的门电路(90nm technology), 那么实际上是这样的:

这层掩膜是第一层, 大概是10倍左右的Die Size

有两种方法制作: Emulsion Mask 和 Metal Mask

Emulsion Mask:

这货分辨率可以达到 2000line / mm (其实挺差劲的... 所以sub-micron ,也即um级别以下的 VLSI不用... )

制作方法: 首先: 需要在Rubylith (不会翻译...) 上面刻出一个比想要的掩膜大个20倍的形状 (大概是真正制作尺寸的200倍), 这个形状就可以用激光什么的刻出来, 只需要微米级别的刻度.

然后:

给!它!照!相! , 相片就是Emulsion Mask!

如果要拍的"照片"太大, 也有分区域照的方法.

Metal Mask:

制作过程:
1. 先做一个Emulsion Mask, 然后用Emulsion Mask以及我之前提到的17-18步做Metal Mask! 瞬间有种Recursion的感觉有木有!!!

2. Electron beam:

大概长这样

制作的时候移动的是底下那层. 电子束不移动.
就像打印机一样把底下打一遍.

好处是精度特别高, 目前大多数高精度的(

热心的小回应 · 2021-1-2 13:14:10

看到 @呆涛和 @老骥伏枥的答案，感觉基本已经涵盖了一个电路从设计走到生产的每一步。但是感觉在细节上还是存在一些问题：
1. 当前CPU上的晶体管已经远远不是千万级别的概念，而是数个billion。
2. 目前最先进的制程工艺是Intel 刚刚公布的14nm工艺，Fin Pitch小于 50nm，可以说是技术上的一个飞跃了。关于所谓的14nm，实际只能初略的反映工艺的一个技术节点，真正的沟道长度要比14nm要长一些。
3. 关于14nm之后的技术，目前理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习，据说目前10nm已经完成了大规模生产最初阶段的论证，而7nm也基本完成了实验室阶段的研发。感觉5nm，甚至是3nm只是时间上的问题。
4. 关于CPU的生产流程，实际只包含Intel的工艺是不完整的。目前技术上有两大阵营，一者是Intel为首的Bulk Si FinFET 技术，一者是IBM为首的 SOI Si 技术，两者技术各有利弊。
5. 关于那么多晶体管是怎么弄上去的，实际最本质的还是光刻技术 Photolithography,随着特征尺寸的缩小，光刻的重要性已经上升到无法上升的地步了，以至于出现了EUV Extreme ultraviolet lithography 和Multiple patterning Multiple patterning 等诸多逆天的技术，光这些技术都可以说上很多文字了。
5. 半导体产业毋庸置疑是近百年最为激动人心的领域，正是这无数的晶体管一代又一代的更新变革才有了近些年几乎爆炸式的IT 技术进步。
6. 之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误，这本身就是一件非常amazing的事情，其实在那小小的CPU背后包含了无数人几十年的心血（Intel在美国的技术研发部门有一万多人，其中有8000多PhD，可想而知其中投入的人力物力之大），于是这个问题就不难理解了。

之前因为科研需求拆过一个CPU。
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于是放两张照片和大家分享。

这是一个Top-down View 的SEM照片，可以非常清晰的看见CPU内部的层状结构，越往下线宽越窄，越靠近器件层。

这是CPU的截面视图，可以清晰的看到层状的CPU结构，由上到下有大约10层，其中最下层为器件层，即是MOSFET晶体管。

拆解的CPU是AMD的产品，AMD作为IBM阵营的公司，同Intel不同，其采用的是SOI 衬底技术。

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关于之前提到的Intel 14nm 技术，在去年的国际电子器件会议上（IEDM2014），Intel公布了其的具体的技术细节，虽然还是有些语焉不详，但已经能够比较完整了解其中的一些工艺进展。

此为3D FinFET中的Fin结构，Fin Pitch（两个Fin之间的距离）为40nm，这对于工艺上是很大的挑战了，同时对于提高集成度缩小成本具有非常重要的意义。

这是整个CPU某一区域的截面TEM图，很明显比我那个粗糙的SEM要清楚太多了。最下层同样是晶体管。

这张图上显示了Intel最新采用的Air Gap技术，图中黑色区域即是air gap。因为空气的K值近乎最低，此举有利于减小互联线之间的寄生电容，减小信号delay。

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同时在IEDM 2014上IBM也公布了SOI阵营的14nm技术，相比Intel的技术，IBM要更加fancy和复杂，估计成本也要高不少。

和Intel的体硅（Bulk Si）技术不一样，IBM采用的是绝缘体上硅（SOI）上的3D晶体管。

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关于7nm以后的technology node，其实工业界也是莫衷一是，Wiki上认为5nm(5 nanometer)将是Moore‘s Law的尽头，但Intel也有大牛表示FinFET技术可以把Moore’s Law 推展至3nm（Moore's Law Dead by 2022, Expert Says， 7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law）.

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关于提到的EUV（极紫外）光刻技术，其采用波长为13.5nm的紫外光用于光刻，因为波长远小于当前使用的193nm光源，因为光的衍射带来的精度问题将大大减小，但小波长意味着非常高的能量（正比于光波的频率，反比于波长），因此如何得到稳定、合适、大功率的光源是一个极难的问题，同时因为极小的波长，普通用于聚焦的透镜将无法使用，只能使用反射式透镜，这也是一个极难的问题。据说目前TSMC 非常看好此项技术，已经入手好几台了，只是Intel仍然按兵不动，据说还要接着弄multiple patterning。

贴一张图，给大家一个简单的认识, ASML的某个型号的EUV光刻机，猜测是NXE 33XX的某个型号。售价120 Million Dollar，合人民币7.2亿元，需要动用波音747 运输11架次才能从荷兰运抵目的地。半导体产业是知识密集型，资本密集型工业，只有大佬们玩得起。

热心的小回应 · 2021-1-2 13:14:11

前方大量图片预警，请非Wifi党留步。。。。。。。

简单地说，处理器的制造过程可以大致分为沙子原料(石英)、硅锭、晶圆、光刻(平版印刷)、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装上市等诸多步骤，而且每一步里边又包含更多细致的过程。

下边就图文结合，一步一步看看：

沙子：硅是地壳内第二丰富的元素，而脱氧后的沙子(尤其是石英)最多包含25％的硅元素，以二氧化硅(SiO2)的形式存在，这也是半导体制造产业的基础。

硅熔炼：12英寸/300毫米晶圆级，下同。通过多步净化得到可用于半导体制造质量的硅，学名电子级硅(EGS)，平均每一百万个硅原子中最多只有一个杂质原子。此图展示了是如何通过硅净化熔炼得到大晶体的，最后得到的就是硅锭(Ingot)。

单晶硅锭：整体基本呈圆柱形，重约100千克，硅纯度99.9999％。

第一阶段的合影。

硅锭切割：横向切割成圆形的单个硅片，也就是我们常说的晶圆(Wafer)。顺便说，这下知道为什么晶圆都是圆形的了吧？

晶圆：切割出的晶圆经过抛光后变得几乎完美无瑕，表面甚至可以当镜子。事实上，Intel自己并不生产这种晶圆，而是从第三方半导体企业那里直接购买成品，然后利用自己的生产线进一步加工，比如现在主流的45nm HKMG(高K金属栅极)。值得一提的是，Intel公司创立之初使用的晶圆尺寸只有2英寸/50毫米。

第二阶段合影。

光刻胶(Photo Resist)：图中蓝色部分就是在晶圆旋转过程中浇上去的光刻胶液体，类似制作传统胶片的那种。晶圆旋转可以让光刻胶铺的非常薄、非常平。

光刻：光刻胶层随后透过掩模(Mask)被曝光在紫外线(UV)之下，变得可溶，期间发生的化学反应类似按下机械相机快门那一刻胶片的变化。掩模上印着预先设计好的电路图案，紫外线透过它照在光刻胶层上，就会形成微处理器的每一层电路图案。一般来说，在晶圆上得到的电路图案是掩模上图案的四分之一。

光刻：由此进入50-200纳米尺寸的晶体管级别。一块晶圆上可以切割出数百个处理器，不过从这里开始把视野缩小到其中一个上，展示如何制作晶体管等部件。晶体管相当于开关，控制着电流的方向。现在的晶体管已经如此之小，一个针头上就能放下大约3000万个。

第三阶段合影。

溶解光刻胶：光刻过程中曝光在紫外线下的光刻胶被溶解掉，清除后留下的图案和掩模上的一致。

蚀刻：使用化学物质溶解掉暴露出来的晶圆部分，而剩下的光刻胶保护着不应该蚀刻的部分。

清除光刻胶：蚀刻完成后，光刻胶的使命宣告完成，全部清除后就可以看到设计好的电路图案。

第四阶段合影。

光刻胶：再次浇上光刻胶(蓝色部分)，然后光刻，并洗掉曝光的部分，剩下的光刻胶还是用来保护不会离子注入的那部分材料。

离子注入(Ion Implantation)：在真空系统中，用经过加速的、要掺杂的原子的离子照射(注入)固体材料，从而在被注入的区域形成特殊的注入层，并改变这些区域的硅的导电性。经过电场加速后，注入的离子流的速度可以超过30万千米每小时。

清除光刻胶：离子注入完成后，光刻胶也被清除，而注入区域(绿色部分)也已掺杂，注入了不同的原子。注意这时候的绿色和之前已经有所不同。

第五阶段合影。

晶体管就绪：至此，晶体管已经基本完成。在绝缘材(品红色)上蚀刻出三个孔洞，并填充铜，以便和其它晶体管互连。

电镀：在晶圆上电镀一层硫酸铜，将铜离子沉淀到晶体管上。铜离子会从正极(阳极)走向负极(阴极)。

铜层：电镀完成后，铜离子沉积在晶圆表面，形成一个薄薄的铜层。

第六阶段合影。

抛光：将多余的铜抛光掉，也就是磨光晶圆表面。

金属层：晶体管级别，六个晶体管的组合，大约500纳米。在不同晶体管之间形成复合互连金属层，具体布局取决于相应处理器所需要的不同功能性。芯片表面看起来异常平滑，但事实上可能包含20多层复杂的电路，放大之后可以看到极其复杂的电路网络，形如未来派的多层高速公路系统。

第七阶段合影。

晶圆测试：内核级别，大约10毫米/0.5英寸。图中是晶圆的局部，正在接受第一次功能性测试，使用参考电路图案和每一块芯片进行对比。

晶圆切片(Slicing)：晶圆级别，300毫米/12英寸。将晶圆切割成块，每一块就是一个处理器的内核(Die)。

丢弃瑕疵内核：晶圆级别。测试过程中发现的有瑕疵的内核被抛弃，留下完好的准备进入下一步。

第八阶段合影。

单个内核：内核级别。从晶圆上切割下来的单个内核，这里展示的是Core i7的核心。

封装：封装级别，20毫米/1英寸。衬底(基片)、内核、散热片堆叠在一起，就形成了我们看到的处理器的样子。衬底(绿色)相当于一个底座，并为处理器内核提供电气与机械界面，便于与PC系统的其它部分交互。散热片(银色)就是负责内核散热的了。

处理器：至此就得到完整的处理器了(这里是一颗Core i7)。这种在世界上最干净的房间里制造出来的最复杂的产品实际上是经过数百个步骤得来的，这里只是展示了其中的一些关键步骤。

第九阶段合影。

等级测试：最后一次测试，可以鉴别出每一颗处理器的关键特性，比如最高频率、功耗、发热量等，并决定处理器的等级，比如适合做成最高端的Core i7-975 Extreme，还是低端型号Core i7-920。

装箱：根据等级测试结果将同样级别的处理器放在一起装运。

零售包装：制造、测试完毕的处理器要么批量交付给OEM厂商，要么放在包装盒里进入零售市场。

PS：
以上是曾经在在驱动之家看到的CPU的制造过程，从沙子到芯片：且看处理器是怎样炼成的；感觉过程很有意思，遂现在分享给大家。如果有兴趣的话可以进一步观看视频，从沙子到芯片，Intel英特尔处理器制作过程。

热心的小回应 · 2021-1-2 13:14:12

终于出现自己领域内的问题了，怎能不答。微电子专业，非学霸，乃学渣，疏漏之处，还望指正。
———————————————工程量比想象中大..ORZ————————————————
先列下提纲，之后回去查资料将细节补上，好多东西都忘了T_T... 学渣水平也有好处，那就是会尽量说的大白话一点。

其实，芯片制造不是将晶体管“放”上去，而是一个总体上做减法的过程，是在硅晶圆上把晶体管给一步步雕出来的。好比是先找到个木头，然后再一刀一刀剐出个木雕来。
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基本背景(可跳过）
集成电路从一个想法到最后的实现，依托于背后一大批学科作为理论支撑，当然还要加上人类惊人的创造力和执行力。什么是半导体？为什么斯坦福旁边的地方叫硅谷而不叫绝情谷？半导体物理和固体物理告诉你硅的秘密。电路究竟是如何自嗨的？电阻、电容、电感是如何在一起斗地主的？电路分析告诉你。MP3内心的小鹿乱撞是如何被神奇地放大成重金属摇滚的？婀娜多姿的矩形波、正弦波、三角波、动感光波、宇智波...是如何翩翩起舞的？模拟（集成）电路告诉你。加减乘除与或非、cpu和memory，究竟是如何带你游戏带你飞的？数字（集成）电路告诉你。既然如此，那我就不告诉你了。。(￣ε(#￣)☆
科技革命进入电气时代后，人们使用电路实现各种各样的功能：开关-灯泡是最简单的电路，夜幕下斑斓闪烁的霓虹灯用到了稍微复杂的电路，一个城市的交通指挥灯则用到了更复杂的系统电路来控制，等等。人们把各种简单的电路集合在一起，就可以实现更复杂的功能，比如可以计算、可以编码解码、可以《威风堂堂》、可以《速度与激情》、可以《王者农药》等等。当杰克·基尔比和罗伯特·诺伊思灵光一现、将所有电路元件集合在一块小小的基片上后，技术宅成功逆袭了。

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好了，下面开始进行严肃的科普（正经脸）。

集成电路的结构和组成（可跳过）
先来讲一讲，为啥大家都说芯片里有成万上亿个晶体管？晶体管是什么东东？感兴趣的可以看看这一部分。
一、纸上谈IC
一般的，我们用由上而下的层级来认识集成电路，这样便于理解，也更有条理些。
（1）系统级以手机为例，整个手机是一个复杂的电路系统，它可以打电话、可以玩游戏、可以听音乐、可以哔--。它由多个芯片以及电阻、电感、电容相互连接而成，称为系统级。（当然，随着技术的发展，将一整个系统做在一个芯片上的技术也已经出现多年——SoC技术）
（2）模块级在整个系统中分为很多功能模块各司其职。有的管理电源，有的负责通信，有的负责显示，有的负责发声，有的负责统领全局的计算，等等。我们称为模块级。这里面每一个模块都是一个宏大的领域，都聚集着无数人类智慧的结晶，也养活了很多公司。
（3）寄存器传输级（RTL）那么每个模块都是由什么组成的呢？以占整个系统较大比例的数字电路模块（它专门负责进行逻辑运算，处理的电信号都是离散的0和1）为例。它是由寄存器和组合逻辑电路组成的。所谓寄存器就是一个能够暂时存储逻辑值的电路结构，它需要一个时钟信号来控制逻辑值存储的时间长短。
现实中，我们需要时钟来衡量时间长短，电路中也需要时钟信号来统筹安排。时钟信号是一个周期稳定的矩形波。现实中秒钟动一下是我们的一个基本时间尺度，电路中矩形波震荡一个周期是它们世界的一个时间尺度。电路元件们根据这个时间尺度相应地做出动作，履行义务。

组合逻辑呢，就是由很多“与（AND）、或（OR）、非（NOT）”逻辑门构成的组合。比如两个串联的灯泡，各带一个开关，只有两个开关都打开，灯才会亮，这叫做与逻辑。
一个复杂的功能模块正是由这许许多多的寄存器和组合逻辑组成的。把这一层级叫做寄存器传输级。

图中的三角形加一个圆圈是一个非门，旁边的器件是一个寄存器，D是输入，Q是输出，clk端输入时钟信号。
（4）门级寄存器传输级中的寄存器其实也是由与或非逻辑构成的，把它再细分为与、或、非逻辑，便到达了门级（它们就像一扇扇门一样，阻挡/允许电信号的进出，因而得名）。
（5）晶体管级无论是数字电路还是模拟电路，到最底层都是晶体管级了。所有的逻辑门（与、或、非、与非、或非、异或、同或等等）都是由一个个晶体管构成的。因此集成电路从宏观到微观，达到最底层，满眼望去其实全是晶体管以及连接它们的导线。
早期的时候双极性晶体管（BJT）用的比较多，俗称三极管。它连上电阻、电源、电容，本身就具有放大信号的作用。像堆积木一样，可以用它构成各种各样的电路，比如开关、电压/电流源电路、上面提到的逻辑门电路、滤波器、比较器、加法器甚至积分器等等。由BJT构建的电路我们称为TTL（Transistor-Transistor Logic）电路。BJT的电路符号长这个样子：

后来金属-氧化物半导体场效应晶体管（MOSFET）的出现，以优良的电学特性、超低的功耗横扫IC领域。除了模拟电路中BJT还有身影外，基本上现在的集成电路都是由MOS管组成的了。同样的，由它也可以搭起来成千上万种电路。而且它本身也可以经过适当连接用来作电阻、电容等基本电路元件。MOSFET的电路符号如下：

如上所述，在实际工业生产中，芯片的制造，实际上就是成千上万个晶体管的制造过程。
现实中制造芯片的层级顺序就要反过来了，从最底层的晶体管开始一层层向上搭建。基本上，按照“晶体管->芯片->电路板” 的顺序，我们最终可以得到电子产品的核心部件——电路板。
首先我们来看一点关于硅（Silicon）的基础知识：
1. 硅的掺杂与导电机制
我们知道，金属可以导电，而且导电过程中是无数定向移动的电子在起作用。而半导体不同，它导电过程中，除了电子，还有一种载流子（电流的载体）也可以形成电流——空穴。
我们知道，硅的最外层电子数量是4个，它们彼此规则地排列在一起，形成稳定的共价键（如下图）。这种情况下，由于最外层电子达到饱和，结构比较稳定，因此较难导电。

磷 (P) 、砷（As）的最外层电子是5个，若我们把其中一个硅原子替换成砷（As），会发生什么呢？如下图所示：

可以看到，砷最外层有4个电子与相邻的硅原子形成共价键，这样就多出来一个相对自由的电子。如果这个硅片中掺杂了很多磷原子，便意味着有很多个这样多出来的电子，一旦加上电压，它们就可以顺着电场定向移动，从而形成电流。这种掺杂砷（磷）的、由多出的电子定向移动形成电流的硅我们称为N型硅（N为Negative，带负电荷之意）。
类似的，如果把硅原子替换成硼（B）原子，如下图所示：

由于硼的最外层电子只有3个，与周围的硅原子形成共价键之后，还有一个空位没有填上。我们将这个空位称为空穴，与电子相反，它带正电荷。在加上电场后我们认为这个空穴会定向移动，形成电流。（实际上还是电子在移动，但若以电子为参照物便是空穴在移动了，这样也便于进行理论建模）。相应的，将这种掺杂硼的硅称作P（Positive）型硅，它的载流子为空穴。
2. MOSFET的基本结构
介绍完硅之后，终于可以来看MOS晶体管了。
MOS管的基本结构很简单，就是在一个硅基底（Substrate）上，掺杂一定的杂质，形成有源区（下图中绿色的部分），其中一个为源极（Source），一个为漏极（Drain）。在有源区之间的硅基底上沉积一层金属，作为栅极（Gate），这样就构成了一个MOS管。

按照前面所讲，掺杂磷/砷的、载流子为电子的MOSFET，称为NMOS；掺杂硼的、载流子为空穴的MOSFET称为PMOS。上图所示为NMOS。图中的n+不是说它带正电荷，加号+的意思是掺杂浓度较高，称为重掺杂。相应的，上图中硅基底为p-Si，减号- 表示掺杂浓度低，称为轻掺杂。
那么这个结构有什么猫腻呢？想象一下，如果在NMOS的金属栅极加上一个正电压会发生什么？由于金属与半导体之间有一层氧化物阻隔，可以把金属-半导体看成一个平板电容的上下两极，当金属一极加上了正电压，金属-氧化物界面会聚集一层正电荷，它们形成的电场会驱散氧化物-半导体界面的正电荷（空穴），同时把电子吸引过来。随着电压的持续增大，氧化物-半导体的交界处会逐渐形成一个由电子聚集而成的沟道（Channel），当电压到达某一个值，沟道完全形成，联通了左右的源极和漏极。如果在源极和漏极之间施加一个电压差，借助形成的电子沟道，就会有电流流过，NMOS管导通（如下图）。

MOS管刚好导通时，栅极所施加的电压临界值称为阈(yù)值电压（Threshold），即上图中的VT  ，栅极上所加的电压表示为VG。至于PMOS管，与NMOS管相反，给栅极加上负电压，源极和漏极之间会形成一个由空穴聚集而成的沟道。所以就有：VTN >0,  VTP< 0。所以大家就明白啦，MOS管就像一个开关一样，可以通过控制栅极的电压来打开或关断。有了它，我们就可以像搭积木一样地搭起各种复杂的电路啦。
例如一个反相器就是由一个PMOS和一个NMOS组成：

图(a)是MOS管原理图，图(b)是反相器的电路符号。PMOS和NMOS的栅极接在一起作为输入Vin，两者的漏极作为输出Vout。如之前所说，当Vin为高电平1时，NMOS导通，PMOS的沟道没有形成，处于关断状态，那么Vout就等同于Vss的电位，为低电平0；当Vin为低电平0时，NMOS关断，PMOS导通，此时Vout就等同于Vdd的高电位1。输出总是与输入相反，这便是反相器。（现实中，为防止有电流从衬底流向源极和导电沟道，通常将衬底与源极相连。因此此时栅极的电位即使为0，也比衬底的Vdd电位低，足以形成P型沟道。）
像反相器这种由一对PMOS管和NMOS管组成的结构我们称之为 互补式金属氧化物半导体（ Complementary Metal-Oxide-Semiconductor, CMOS）。它的优点是省电！在输入为固定值时，无论高低电平，总有一个管子处于关断状态，从Vdd到Vss之间并没有电流流过，所以它的静态功耗很低。只有在输入状态改变时才会有较大的功耗。
其它的基本逻辑电路如与门、或门，与非门等等都是由纯CMOS电路构成。复杂点的电路如静态随机存取存储器、动态随机存取存储器的基本单元也是由MOS组成（如下图），有兴趣的童鞋可以去研究下它的原理。

         sram的基本结构 from Wikipedia
知道了MOS管是怎么回事，我们再来看它是怎么在硅晶圆上制造出来的吧！———————————————————差点弃坑————————————————————

二、IC的制造（想直接看芯片制造的可以直接空降至此）
IC的制造大体上有以下几个过程：
Sand -> Silicon Ingot (monocrystalline silicion)  -> Wafer -> Die -> Chip
沙子       单晶硅锭                                                 晶圆    裸片封装好的芯片
（1）晶圆的制造
如上所述，一个芯片的诞生，要从沙子开始说起（What?!）。大家都了解，芯片都是用硅这种材料制造出来的，由之前的介绍，大家大体了解了硅这个东西的物理特性、电学特性很适合我们在它上面搞事情。最关键的是，或许是上天恩赐，硅这个东东的来源极其广泛而廉价——沙子（主要成分是二氧化硅）。想想撒哈拉大沙漠那一望无际的沙丘，是不是跟白捡一样！（当然，也不是神马沙子都能拿来当原料的，自然要选择杂质少、纯度高的）。
如何把沙子变成纯净的硅？简单说就是在一个耐高温的锅炉（石墨坩埚）里把沙子熔了，掺点飘着烟雾的魔法药水，搞个还原反应把二氧化硅还原成硅，再一冷凝，duang——硅！这说起来简单，细说起来能写好多博士论文。
具体的化学原料、化学反应式、反应温度/压力/氛围本学渣也基本忘光了，在这里不赘述。就单说一下还原反应结束后，石墨坩锅里剩下的熔融的硅是如何变成下图中的硅锭吧。
硅单质分为两种形态——单晶硅和多晶硅，大家可以这样简单理解：单晶硅就是硅原子们在开阅兵式，所有的家伙都站得规规矩矩，步伐一致，整齐划一。而多晶硅就是一群自由散漫的家伙，有站有坐有卧，有朝南的，有朝东的，还有有朝天的。而我们制造芯片所需要的晶圆是规矩的阅兵式硅。面对一锅炉熔融躁动的液态硅，聪明的人类把一群纪律严明、训练有素的军官（单晶硅种，Seed Crystal）派遣到锅炉里，去驯化这群躁动的小子们。这群小子们迫于军官的威严，乖乖地按照军官们的指示排列起了方阵，同时军官们把排好方阵的小伙子们慢慢拉出锅炉，躁动的灵魂冷静下来，也变为成熟威严的军官。它后排的小伙子们也受感召，前赴后继地跟随前辈们的步伐排好方阵、出锅炉，完成成人礼。

具体可以看下面的视频：
http://v.youku.com/v_show/id_XNTY1NTI2Nzc2.html?from=s1.8-1-1.2&spm=a2h0k.8191407.0.0最后拉出来的硅锭长下面这个样子：

有了这一根根亮闪闪的硅棒子，我们接下来要做的是切边、切片、打磨、清洗、抛光、检查，最后变成传说中的晶圆（Wafer）。

大家可以注意到上图中第4步给硅锭切了一条边，这是为啥呢？
有切过土豆吗？老司机切片之前是不是要先横着来一刀切出一个平面？这样便于把土豆固定在菜板上，继而切片、切丝、浸水、晾干、锅里搁底油、下辣椒花椒烹出香味...然后老司机切牛肉的时候是不是要找到肉纤维的纹理，顺着纹理切？嗯，一个道理，硅锭的这条边，既起到后续的安装固定作用，又为确定硅晶向（理解为硅的纹理吧）作出了指示。（吃货属性暴露无遗(●′ω`●) ）
后面的切片、磨边、用药水清洗、抛光啥的就不赘述了，大家一看就懂。
随着技术的进步，单片晶圆的大小在逐年增大，现在业界比较常用的是300mm（12寸））和450mm（18寸）的Wafer。

（2）芯片的制造
To be continued ...

热心的小回应 · 2021-1-2 13:14:13

楼主，我懂你。在上大学之前，我脑子里“一个芯片上放n多晶体管”的景象是这样的：

+

+
+

+
……
=

题主的表情一定是这样的：

这是用怎样的材料怎样弄怎样放怎样操作才能完成这种工作啊！人类真是太神奇了！学电子的都太牛了！学材料的都太牛了！

反正我是这种感觉。

后来，我学了电子专业。然后我发现，根本就不是这样先做成单个晶体管再堆在一起的。

我们看到的芯片是这样的：

放大两千倍是这样的：

放大两万倍是这样的：

放大四万倍是这样的：

是不是有点眼熟了？是不是觉得有点像楼上大神放的这张图了？

也就是说，这些晶体管不是“放”上去的，而是在硅片上做出晶体管的性质。怎么做？这就是大神们在上面说的流程了。
但是，为什么这样能够做出来和晶体管一样的性质和功能？

那么就要先了解，晶体管有怎样的性质？
晶体管作为一种半导体的器件，最最基本的结构还是PN结_百度百科。可以认为，如果能够实现了PN结的结构功能，再进行相关组合，就可以完成晶体管的制作。我们知道，在硅片或者锗片中注入五价或者三价元素，就可以完成PN结的制作。PN结也就是上面那张图中源、漏区（深蓝色）与硅衬底（黄色），以及N阱（或P阱，淡蓝色）与源、漏区（褐色）形成的结构。

而这个制作的方法，就是楼上说的：离子注入。

有的地方需要注入，有的地方不需要注入怎么办？
使用光刻技术。将掩膜版（mask）上的几何图形，通过光化学反应转移到覆盖在半导体晶片上的感光薄膜层上，就可用来定义集成电路中各种不同区域。可以这样理解：就类似于在背上的部分地方涂防晒霜再去晒太阳，涂了防晒霜的地方不会被晒黑，没有涂的晒黑了，就能出来图案。不同的是光刻中用到的光刻胶（也就是“防晒霜”）分为正胶和负胶，差异就在于涂了胶的地方被留下还是涂了胶的地方被去掉而已。

这样，基本就完成了管子的制作。之后再用氧化等一系列流程来制造出栅极等需要的部分，当当当当~管子就完成啦。

当然实际的流程绝对不像我说的这么简单，氧化、光刻、注入也绝对不是一次就可以完成的事，反复交替进行是必须的。完成一个晶体管也是很复杂的呀……具体流程可以看现在排名第一的大神答案，讲解得很详细。

这样我们就可以看出来，一个管子的完成只是在一小片硅片上做的小手段，而不是像堆积木一样堆叠晶体管，当然就可以在很小的面积中完成很多很多啦。

不知道这样说，题主懂了没有？

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图片来源：老师上课课件+百度搜索，有问题请联系，立删。

热心的小回应 · 2021-1-2 13:14:14

终于看到一个自己还算了解的问题，手痒来回答。其他人提到的部分我就不说了，主要来讲讲究竟是怎么刻上去的。下文中的光刻机主要指步进式和扫描式光刻机。
1. 首先我们知道，光刻的大致流程是，一个晶圆（wafer）（通常直径为300mm）上涂一层光刻胶，然后光线经过一个已经刻有电路图案（pattern）的掩膜版（mask or reticle）照射到晶圆上，晶圆上的光刻胶部分感光（对应有图案的部分），接着做后续的溶解光刻胶、蚀刻晶圆等处理。然后再涂一层光刻胶，重复上述步骤几十次，以达到所需要求；
2. 简化结构请看下图。掩膜版和晶圆各自安装在一个运动平台上（reticle stage and wafer stage）。光刻时，两者运动到规定的位置，光源打开。光线通过掩膜版后，经过透镜，该透镜能够将电路图案缩小至原来的四分之一，然后投射到晶圆上，使光刻胶部分感光。

3. 一块晶圆上有很多die，每一个die上都刻有相同的电路图案，即一块晶圆可以出产很多芯片。一个die典型的尺寸是26×32mm。光刻机主要有两种，一种叫做stepper，即掩膜版和晶圆上的某一个die运动到位后，光源开、闭，完成一次光刻，然后晶圆运动使得下一个die到位，再进行一次光刻，依此类推。而另一种光刻机叫做scanner，即光线被限制在一条缝的区域内，光刻时，掩膜版和晶圆同时运动，使光线以扫描的方式扫过一个die的区域，从而将电路图案刻在晶圆上（见下图(b)）。scanner比stepper的优势在于，可以提供更大的die的尺寸。其原因在于，对于一个固定尺寸的圆透镜，比如直径32mm的圆（指投射后的区域大小），其允许透过的光线的区域尺寸是受限的。若采用stepper的step-and-expose方式进行光刻，一个die的区域必须能被包含在直径32mm的圆中，因此能获得的最大的die的尺寸为22×22mm；若采用scanner的step-and-scan方式，透镜能够提供的矩形区域长度可以到26mm（26×8mm）甚至更长，将光缝设置为这个尺寸，使用扫描的方式便可以获得26×Lmm的区域（L为扫描长度）。区域示意见下图(a)。同样的透镜在stepper下可以实现更大区域的意义在于，当你需要生产尺寸较大的芯片的时候，换一个更大的透镜的费用是昂贵的。

4. Scanner的step-and-scan过程的示意图如下：

5. 为了使每层的电路相互之间不发生干涉，需要对上下平台进行精密运动控制。扫描时上下平台应处于匀速运动阶段。目前最小的层叠误差小于2nm（单个机器内）或3nm（不同机器间）。
6. 光源的波长一般为365、248、193、157甚至13.5 nm（EUV, Extreme Ultraviolet）。因为光刻过程受到衍射限制，光源波长越小，能够做出的芯片尺寸就越小。
7. 在透镜和晶圆之间加入折射率大于1的液体（如水），可以减小光线波长，从而提高NA（数值孔径）和分辨率。这种光刻机叫浸润式（immersion）光刻机。
8. 世界上做高端光刻机的厂家主要有ASML、Nikon和Canon。佳能大概已经不行了。Nikon每年开个会叫做LithoVision。

参考文献：Butler H. Position control in lithographic equipment [applications of control][J]. Control Systems, IEEE, 2011, 31(5): 28-47.

热心的小回应 · 2021-1-2 13:14:15

之前的答案好棒棒。我贴个好玩的。

热心的小回应 · 2021-1-2 13:14:16

被知友吐槽专业名词太多，而且不给解释的，答主采纳，重新编辑，强迫症有木有。
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1，半导体工艺的历史差不多就是英特尔的历史；
2，半导体设备的历史要看ASML、TI、KT、AMAT、TEL、安捷伦、尼康等，而先进设备看ASML跟AMAT就可以了；
3，半导体设计的历史与现状查看高通跟联发科；
4，半导体代工厂查看TSMC和SMIC；
5，差不多了吧。

上述两个答案，已经很全面了，因为从fab（就是前面朋友说的foundry，这里特指半导体生产制造代工厂，业内人以fab代称，以台积电（TSMC）为最，国内中芯国际为代表（SMIC））的PIE（全称是process integration engineer，工艺集成工程师，fab里的岗位之一，号称是fab的灵魂，其实也就是盯着全线工艺的，当然也会做其他的事情）出来，所以从其他方面补充一下（纯描述，无图，自行脑补吧）。

目前芯片技术含量最高的，无疑还是电脑芯片跟手机芯片，英特尔的i7（这个不用介绍了吧）处理器里面是已经是几十亿颗晶体管了，远远超过题主说的几千万。

将一颗颗比尘埃还小的晶体管，弄上去，是需要一些手段的，嗯，分步骤介绍如下：

首先，得有图，以前是图纸，现在是电子图，总之，得事先规划好这些晶体管的布局，电路设计师就是做这些的，另外还有版图设计师、验证的、仿真的等，将复杂无比的电路给具现到一颗颗晶体管上面，然后就可以开始制造了。

那么，怎么制造出来呢，答主PIE出身，对这个算是颇为熟悉，所以介绍的仔细一点。

从MTK（就是联发科，中低端智能手机的芯片大多就是他家的，感谢联发科，让智能手机迅速普及，小米跟魅族想降价，就得继续用他们的货，便宜又好用）或高通（高端芯片代名词，特别贵，还收离谱的授权费，涉嫌垄断被搞了，不过这家公司真心牛逼）或其他厂家或design house（芯片设计公司，大把的抓，主要就是设计芯片电路的，台湾跟深圳最多）进来的需求到了fab，要生产芯片了，好，fab开始负责接单，首先确认工艺，如果客户行有余力，还会提供技术支持，不过一般都是fab自己搞定。

几十亿颗芯片要制造出来，得有一套详细的流程，什么时候用什么机台用什么条件等，fab里叫flow，就是流水线作业，这个在产品进入量产之前，都会有几个版本的flow，调工艺条件，叫recipe。

flow好了，就开始生产吧。

现在的工艺条件22/28nm（SMIC的北京新厂研发任务就是承担这个使命的）台积电量产是ok的吧，不过国内还不行，技术还达不到，40/45nm的已经ok了，SMIC在生产了。目前一般的手机芯片生产过程需要涉及到数十台先进机器，数千个step（就是步骤，这个也解释我也是醉了），那么几十个机台对应几千个step，就不可避免的要重复使用，所以就有了重复的步骤，正是这一步步的重复，最终将电路图给实实在在的刻在晶圆上，fab里叫wafer，8寸（就是指wafer的直径，硅基底）是主流，12寸（直径300mm）是趋势，18寸厂（直径450mm）还得好几年，目前国内有5家12寸厂（SMIC两家，华力一家，武芯一家，还有个忘了，英特尔跟三星也有12寸厂，在大连跟西安，不过算是国外的）。

从最开始wafer进来检测ok，开始清洗，有时候需要做外延，有时候是外延好的产品，fab里目前的工艺需要做几层oxide（氧化物层）、nitride（氮化物层），然后才是流程化的曝光、显影、刻蚀、洗边、填充、研磨（这几个术语还真不好解释，参考上个回答的图文吧）等，跟答案一的步骤类似，就不详述了。里面用到的设备都奢侈昂贵，litho区（就是黄光区，在这个区域里面主要是做光学方面的东西，包括曝光、显影、检测等）的immersion（浸润式，这个是目前光学设备的最顶尖工艺）真是顶天了，ASML（荷兰的牛逼公司，做光刻机的，最强工艺机台就是他家生产的）的一台机器跟大卡车似的，卖几亿RMB，尼康（尼康的光学镜头也是挺牛的，不过还是比不上ASML）的相对便宜些，那些可是代表半导体最顶尖的技术，EUV（深紫外光，光学波长更短，还在研发中）出来至少得再翻几番吧。

wafer在出厂之前，要检测WAT（主要指芯片的电性能测试，主要包括电阻、电容、电压等）啊THK（主要是厚度测试，thickness）啊角度啊等，看产品需要，然后出给客户，如果客户那边检测ok，后续也没那么多麻烦事了，不然呢就得回头继续改，或者做yield improve（良率改善，就是提高芯片的良率，业界良心，55nm工艺的良率都是冲刺99%的），好麻烦的。

再补充几句吧，答主以前做logic CMOS（逻辑电路芯片，与记忆类芯片不同，工艺复杂些）的，晶体管都是共用的，55nm摸过的，关键工艺有那么几步：AA（就是离子注入的主要位置）、poly（多晶硅材质，电压就是压在他上面）、CT（这里指下面晶体管跟上面金属线的连接层）、M1（金属线第一层，一般越先进的工艺，金属线排布越复杂，不过工艺条件差不多，以第一层来代替后续工艺），AA、Poly更是将晶体管定义出来了，关键之处不言而喻，后面的CT、metal不过是将这些晶体管连起来的管路而已，特别是metal，都是重复堆叠，相比较而言更考验CMP（就是研磨，现在的东西镀膜了要通过CMP磨平，金属线填充的高低起伏要靠CMP磨平，所以现在金属线的工艺水平几乎受CMP制约）的能力。

做AA、Poly，最考验litho和etch（刻蚀，一般指离子刻蚀），怎么样曝出来符合要求的尺寸，fab叫CD（critical dimension，特征尺寸，其实就是大家常说的45nm工艺等，poly的线宽），是最核心的工艺，一般fab里最顶尖的机台和工程师就是为这个服务的，intel有鱼鳍结构的，后面或者3D晶体管，这个必须大牛才能解释清楚了。

——————————闲言碎语补充————————————

其实现在大多数芯片制造都是放在fab里做的，intel和三星还在坚持自己一条龙，设计、生产、产品都做了，苹果据说也买了个厂来制造，个人是不看好的，fab这东西需要积累的太多了，而且很辛苦，利润也没那么高，苹果自己搞这个，反倒是放弃了自己的长处，估计也不会花费很多心思在上面。

另外，目前芯片制造，除了制造出有源区的晶体管，晶体管后面的布线方式也一起打包做了，就是后面的metal互连，以前用Al（铝，以前的金属线材料），现在用导电性更好的Cu（铜，现在的金属线材料），而且采用大马士革或者双大马士革工艺（镶嵌工艺，因为大马士革这个地方的玻璃、宝石镶嵌工艺很出名，所以用地名代替）来弄，Cu互连技术倒有可能是制约芯片进一步微缩的门槛，需要技术突破的地方。

做晶体管，就不能不说离子注入，fab叫implant，用什么样的离子（B-硼，P-磷等），剂量，角度，强度，都很讲究，因为这些决定了晶体管的导电特性，先进工艺还用到了halo implant或者分批次注入等方式（这里主要是为了让离子注入浓度更均匀），也是需要技术突破的地方。

补充一下怎么刻那么细。

头发很细吗，已经很粗了好吗，请不要用肉眼的判断来衡量机器的工作能力，一根头发的直径是8w纳米，而光学（肉眼可见和紫外）的特征波长有193、248、400nm多的，具体数字记不清了，不过正是光的特征波长决定了可以做多细，而immersion机台可以将193再乘以一个系数，现在的28nm技术就是用这个机台搞出来的，而至于7nm等更先进的，估计要等EUV出来。（好像有图，有时间找找贴上来，我是有多懒得找图啊）

从普通人角度来看，怎么可能做这么细，或者可以这么理解：我有一个非常稳定的固定装置，非常精确的对准装置和检测装置，然后有一个非常细的刻刀（光的特征波长），将wafer牢牢固定之后呢，用非常细的刻刀去操作它，肉眼看不清的图案它能看清，肉眼做不到的事情它能做到，所以这就是机器的牛逼之处，感谢ASML吧，那是一家最顶尖的公司。

而且芯片也不是所有的地方都细，一般也就AA、Poly、CT、M1细，其他的还好啦，再补充一点，所谓先进技术里那么细的，fab叫特征尺寸CD的，指的是Poly的CD，就是常说的28nm技术，45nm技术等。

另外再吐槽一下，并不是晶体管越多越好，反正从答主的工作经验来看，越先进的工艺，问题越多，可靠性越差，为什么我们觉得以前的机子耐用，现在的机子经常死机，不是很简单的吗，以前的器件像一整个石块一样，很牢固，现在的器件像石子粘起来的石块，任何一个石子出现问题了，整个石块就崩裂了，所以功能增多的同时，是要损失寿命的。不过大家两年一换手机，也无所谓了，不是吗……

……补充……
有朋友问12寸的wafer上能做多少颗芯片，以答主做过的55nm芯片为例，从6000颗到3w颗都见过，也听同事说过十几万的，看芯片设计的大小了，也跟功能有关系，有的没办法做太小，而有的没必要做很大，而且随着集成度越来越高，可能会分岔路走，一方面走功能多样化，这样芯片面积很难减小，另一方面走小芯片之后再拼接，这样wafer上的芯片只会越来越多。
（祝福民族半导体事业）

热心的小回应 · 2021-1-2 13:14:17

简单来说，就是：
你有一块很光滑的硅片，磨平了。
然后往上面涂一层胶水，等胶水凝固了。
你在一个一个板子上刻上一些图形，方的，长的，宽的，窄的，按照你的需要。然后这个板子就有些透明，有些不透明了。
用光透过这个板子在涂了胶水的硅片上一照，那么硅片上有些地方被照到了，有些地方没有。
被照到的地方就会起变化，用水（或者什么液体）就可以洗掉，没有照到的地方还留着，这样就把你要的图形从你的板子上转移到了硅片上。

用光去照这一步最为关键，也最贵，有点像拍照片，外面大尺寸的人物风景（也就是你的刻好的片子）通过一个透镜，投影到你的胶卷上（也就是涂了胶水的硅片上），这样大的刻好的板子上设计图案变成了硅片上很小的投影到的图案（小到你看不见）。

然后你用离子竖着去挖这个硅片，胶水被洗掉的地方被挖掉了，胶水没洗掉的地方有胶水挡着，就挖不掉。

再把剩下残留的胶水洗掉，你这个硅面上的东西就刻好了。

这样，你可以在上涂各种其他的材料，一层又一层。

通过这种手段，你设计的图形或者说半导体器件，就在硅片上面做好了。

把他们切割好，涂上封装的胶水，就可以去卖钱去了。

热心的小回应 · 2021-1-2 13:14:18

是打印上去的，我没有在打比方，就是字面意义上的打印上去的。
说光刻你可能不太理解，既然你说到头发丝，现代印刷文字的线条大概根头发差不多粗细，打印机就是可以把每一根线条精确地打印到一张纸的指定位置。

芯片里面有几千万的晶体管是怎么实现的？

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