fpga供电电压偏低会怎样_正点原子【FPGA-开拓者】第三章硬件资源详解

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  <img alt="e71b08ce4355c3ef5e7e4fdd803e5c83.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-ff902f02a18907263ebed5a8c81cd2ad.png">
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<p>本章，我们将向大家详细介绍ALIENTEK开拓者FPGA开发板各部分的硬件原理图，让大家对该开发板的各部分硬件原理有个深入理解，并向大家介绍开发板的使用注意事项，为后面的学习做好准备。</p>
<p>本章包括以下几个部分：</p>
<p>3.1 开发板原理图详解</p>
<p>3.2 开发板使用注意事项</p>
<p>3.3 FPGA的学习方法</p>
<h2>3.1 开发板原理图详解</h2>
<p>3.1.1 FPGA </p>
<p>ALIENTEK开拓者FPGA开发板选择的是Cyclone IV E系列的EP4CE10F17C8，该芯片是极具功耗和性价比优势，它拥有10320个逻辑单元、414Kbits的嵌入式存储资源、23个18×18的嵌入式乘法器、2个通用锁相环、10个全局时钟网络、8个用户IO BANK和最大179个用户I/O，了解器件的整体硬件资源，有助于我们在设计时根据器件提供的资源，对设计进行合理的优化，以达到最佳的性价比。具体这些资源在设计中怎么使用，我们将在后续章节为大家介绍。</p>
<p> 另外需要了解的一点是EP4CE10F17C8芯片的IO口分成了8组，每一组称为一个IO Bank，同一个Bank中的所有IO供电相同，而各个Bank的IO供电可以不同。FPGA的8个I/O BANK的引脚连接如下： </p>
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  <img alt="f81ab10adc47423b822e35ab7455b358.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-8889518a5bfd8375f0ee7f6925112208.png">
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  图 3.1.1.1 BANK1、BANK2 引脚连接图
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  <img alt="888da62740445d16ff1f6dab117e8d58.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-859ca3aef929c83018f1e0b88adb802a.png">
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  图 3.1.1.2 BANK3、BANK4 引脚连接图
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  <img alt="c85a794393e6f7280f9fdacf05280faf.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-c72cd9df23abde25f17f85ff9545017b.png">
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  图 3.1.1.3 BANK5、BANK6 引脚连接图
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  <img alt="5c551a74a5c1da783e6cd5695a71a2d2.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-850382cfa5d446e2c3b7f6664a0d84d3.png">
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  图 3.1.1.4 BANK7、BANK8 引脚连接图
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<p>通过查看各BANK引脚与对应模块的端口连接即可确定管脚分配。</p>
<p>3.1.2 时钟输入 </p>
<p>ALIENTEK开拓者FPGA开发板提供给FPGA的时钟晶振电路如下图所示：</p>
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  <img alt="360cb55b7fa95504b9c4da1fc14d18e3.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-165fac3d90fd8f0a2a245725cfeae94f.png">
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  图 3.1.2.1 时钟晶振电路
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<p>由上图可知，晶振提供给FPGA的时钟为50MHz，当需要其它频率的时钟时可通过FPGA内部的锁相环 PLL产生，如SDRAM的驱动时钟100MHz。</p>
<p>3.1.3 JTAG 接口 </p>
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  <img alt="b941dac8e58a015eb669add8317b3dcb.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-b2f5c816d51fc3da0716724536c05f96.png">
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  图 3.1.3.1 JTAG 接口电路
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<p>这里，我们采用的是标准的JTAG接法（10脚），使用FPGA TCK、FPGA TDO、FPGA TDI、FPGA TMS四个引脚来对FPGA进行下载测试。</p>
<p> 3.1.4 时钟/复位/按键电路</p>
<p> ALIENTEK开拓者FPGA开发板的时钟/复位/按键电路与FPGA的引脚连接如下图所示：</p>
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  <img alt="6fdccaff4ed7b623b2f69dabbdc938bd.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-829de43d710f3b7fecf86b6b68668171.png">
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  图3.1.4.1 时钟/复位/按键接口
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<p>其中5个输入按键的电路原理图如下图所示：</p>
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  <img alt="0f9f455e8651fb4a5ad4c15f655e1db7.png" src="https://beijingoptbbs.oss-cn-beijing.aliyuncs.com/cs/5606289-14d46e41fc54293ebbec378d366cbfbd.png">
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  图 3.1.4.2 复位、按键电路
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<p>RESET为复位按键，按下时低电平复位。KEY0~KEY3为普通按键输入，外接上拉电阻，未按下时按键端口输出高电平，按下时输出低电平。按键作为最简单的输入设备，适合在需要给系统输入控制信号的场合使用。</p>
<p>3.1.5 LED </p>
<p>ALIENTEK开拓者FPGA开发板板载了4个LED，电路原理图如下图所示：</p>
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